이 기사는 2025년 02월 19일 18시07분 thebell에 표출된 기사입니다

삼성전자가 V11 낸드에 '쿼드러플 스택' 구조를 적용한다. 이를 통해 경쟁사 대비 생산 비용을 절감한다는 방침이다. V11은 삼성전자가 2027년 양산을 목표하고 있는 500단급 낸드다.

19일 삼성전자는 서울 강남구 코엑스에서 열린 세미콘코리아 2025에서 낸드 플래시 로드맵을 공개했다. 로드맵에 따르면 삼성전자는 오는 2026년 400단급 낸드를, 2027년 500단급 낸드를 양산한다는 계획이다. 삼성전자가 개발 중인 500단급 낸드의 단수는 570단이다. 현재 시생산을 진행 중인 것으로 알려졌다.

삼성전자는 400단급 낸드(V10 낸드) 양산에 트리플 스택 구조를, 500단급 낸드에 쿼드러플 스택 구조를 채택한다. 트리플 스택과 쿼드러플 스택은 낸드 적층 기술을 뜻한다. 가장 아래에 있는 셀과 맨 위층에 있는 셀을 하나의 묶음(구멍 1개)으로 만든 것이 스택이다.

이 구멍을 뚫는 기술이 '채널 홀 에칭(Channel Hole Etching)'이다. 채널 홀 에칭이란 몰드층을 순차적으로 적층한 다음 한 번에 전자가 이동하는 홀(채널 홀)을 만드는 기술이다. 특히 적층 단수가 높아져 한 번에 많이 뚫을수록 생산효율 또한 증가하기 때문에 정교화, 고도화가 요구된다. 업계에서는 한 번의 채널 홀 에칭을 통해 대략 140단 내외까지 형성이 가능한 것으로 보고 있다.

삼성전자는 V9 낸드(286단)까지 더블 스택 구조를 채택하고 있다. 경쟁사인 SK하이닉스는 321단 낸드 생산을 위해 트리플 스택 구조를 활용했다. 낸드의 스택은 제조 원가에 직결돼 있다. 낸드 공정은 스택 별로 나눠져 있어, 스택이 늘어나면 추가적인 공정이 늘어난다. 삼성전자의 V9이 SK하이닉스의 321단 낸드보다 단수는 낮지만 기술력이 높다는 평가가 나오는 이유도 스택 구조 때문이다.

또 삼성전자는 400단급 낸드부터 웨이퍼 본딩 기술을 대거 적용한다. 삼성전자 내부에서는 이를 BV(본딩 버티컬) 낸드라고 부른다. 데이터를 저장하는 영역인 셀과 이를 구동하는 회로 영역인 페리페럴을 각각 생산한 뒤 웨이퍼 투 웨이퍼(W2W) 기술로 적층하는 컨셉이다. 중국 YMTC, 일본 키옥시아 등이 이미 적용 중인 기술이다. 낸드 생산 비용은 높아지지만, 적층 단수를 높일 수 있다는 장점이 있다.

삼성전자는 이날 D램 로드맵도 공개했다. 이 로드맵에 따르면 D램은 오는 2026년 10nm급 7세대(1d) D램, 2027년 10nm 미만급 1세대(0a) D램 양산을 계획하고 있다. 로드맵에 언급되진 않았지만 이외에도 삼성전자는 10nm급 8세대(1e) D램도 개발 중이다.

삼성전자 메모리 사안에 밝은 한 관계자는 "삼성전자가 1e D램을 개발 중인게 맞다"며 "삼성전자가 1d D램 스케일링에서 어려움을 겪으면서 궁여지책으로 내놓은 게 1e D램"이라고 설명했다.