이 기사는 2025년 04월 22일 14시18분 thebell에 표출된 기사입니다

SK하이닉스가 차세대 메모리로 각광받고 있는 '버티컬게이트(VG)' D램에 대한 구상을 내놨다. 트랜지스터 구조를 수직으로 변경시키는 데 이어 페리언더셀(PUC) 구조를 적용한다는 계획이다.

이를 구현하기 위해 웨이퍼 본딩 기술도 적용한다. 2장의 웨이퍼(페리 웨이퍼, 셀 웨이퍼)를 각각 생산한 뒤 웨이퍼 본딩을 통해 하나의 D램으로 만드는 콘셉트다. 업계에서는 VG D램이 10nm급 7세대 D램(1d D램) 이후 상용화될 것으로 보고 있다.

22일 업계에 따르면 SK하이닉스가 '초대형집적회로(VLSI) 2025'에서 VG D램 관련 논문을 발표한다. VG는 10nm 미만 D램(D1d 이후)에서 적용될 것으로 예상되는 구조다. 트랜지스터를 기존 수평에서 수직으로 변경시킨 형태의 D램으로 3D D램의 일종으로 보기도 한다. 삼성전자에선 버티컬 채널 트랜지스터(VCT)라고 부른다.

메모리 반도체 기업들이 VG, VCT D램을 개발하는 이유는 D램의 스케일링 한계를 극복하기 위해서다. VG 구조의 D램의 경우 기존 D램 대비 다이 면적을 30% 가량 줄일 수 있는 것으로 전해진다. 또 이를 통해 교란성, 간섭성 등 불량을 개선할 수 있다.

SK하이닉스는 VG D램을 구현하기 위해 낸드에서 적용 중인 PUC 구조를 차용했다. PUC는 통상 셀 옆에 붙어 있는 페리를 셀 밑에 배치해 공간효율성을 높이는 콘셉트다. 삼성전자에선 셀온페리(COP)라고 부르기도 한다. 또 양사는 이를 2장의 웨이퍼에서 구현한다는 방침이다. 셀 웨이퍼는 D램 공정을 페리 웨이퍼는 로직 공정을 활용한다. D램 3위 기업인 마이크론도 양사와 유사한 방식으로 차세대 D램 개발을 진행 중이다.


SK하이닉스가 최근 진행하고 있는 핀펫(FinFET) 경력 엔지니어 채용도 로직 웨이퍼 생산을 위한 사전 작업으로 풀이된다. 차세대 D램의 경우 로직 웨이퍼 필요량이 월 수만장 이상인 만큼 TSMC에 외주를 맡길 수 없는 상황이어서다. SK하이닉스는 현재 솔리드스테이트드라이브(SSD) 컨트롤러, HBM4용 로직다이 등 제품 생산을 TSMC에 맡기고 있다.

경쟁사인 삼성전자는 로직 웨이퍼 생산에 자체 파운드리를 활용한다. 핀펫 공정뿐 아니라 GAA 공정 노하우를 쌓아온 만큼 SK하이닉스, 마이크론 대비 유리할 것으로 예상된다.

두 장의 웨이퍼를 적층하는 데에는 웨이퍼투웨이퍼(W2W) 기술을 적용한다. 하이브리드 본딩의 일종으로 솔더 없이 구리 배선을 다이렉트로 연결한다. YMTC, 키오시아, 웨스턴디지털 등 기업이 이미 낸드 생산에 활용하고 있을 만큼 기술 성숙도가 높다.

SK하이닉스에 정통한 한 관계자는 "메모리 영역에서도 1장의 웨이퍼로 반도체를 만드는 것에 한계에 달했다"며 "차세대 D램(VCT·VG D램)에서는 2장의 웨이퍼를 사용하는 것 외에도 반도체 장비, 소재, 부품 등에서 대격변이 예상된다"고 설명했다.

VLSI는 국제고체회로학회(ISSCC)와 국제전자소자학회(IEDM)과 함께 세계 3대 반도체학회다. SK하이닉스, 삼성전자, 인텔, TSMC, 마이크론 등 주요 반도체 기업이 참여해 D램, 파운드리 선단 공정 기술을 발표한다. VLSI 2025는 일본 도쿄에서 6월 8일부터 12일까지 닷새간 열릴 예정이다.