이 기사는 2024년 11월 22일 07:41 thebell 에 표출된 기사입니다.

삼성전자가 10nm 미만 D램 양산에 핀펫(FinFET) 기술 도입을 추진한다. D램 페리페럴·코어 다이의 성능 개선을 위해서다.

삼성전자가 D램 양산에 핀펫 기술을 도입하는 배경에는 10nm 미만 D램의 구조 변화가 영향을 끼쳤다. 업계에서는 향후 D램 구조가 페리페럴·코어 다이와 메모리 셀 다이를 각각 생산한 뒤 적층하는 형태로 바뀔 것으로 전망하고 있다.

22일 업계에 따르면 삼성전자가 10nm 미만 D램 페리페럴·코어 다이에 핀펫 기술 도입을 목표로 관련 기술 개발을 진행 중이다. 핀펫 기술이 적용되는 것은 셀 구동 회로 영역
페리페럴·코어 다이에 한해서다. D램 메모리셀은 버티컬 채널 트랜지스터(VCT) 혹은 베리드 채널 어레이 트랜지스터(BCAT)를 채택한다.


핀펫은 주로 로직 칩 생산에 쓰이는 트랜지스터 구조다. 플래너 형태에 비해 게이트와 채널의 접점 면적이 넓어 반도체 성능 향상과 누설 전류를 줄일 수 있다는 장점이 있다. 삼성전자의 14nm 이하 파운드리 공정에서 사용된다. 올해 초 출시된 삼성전자의 애플리케이션프로세서(AP) 엑시노스 2400이 핀펫 기술이 적용된 대표적인 반도체다.

D램 페리페럴·코어의 구조가 핀펫으로 변경됨에 따라 칩의 성능과 전력 효율을 개선할 수 있을 것으로 기대된다. 기존 D램 양산에 쓰이는 BCAT은 D램에 최적화된 구조로 로직 칩 양산에는 한계가 있다. 또 페리페럴·코어와 메모리 셀을 분리한 만큼 D램 집적도도 높일 수 있을 것으로 보인다. 현재 LPDDR5X 등 제품의 메모리 셀 어레이 효율은 50% 수준이다.

다만 페리페럴·코어에 핀펫 구조가 적용되는 구체적인 시점은 확정되지 않았다. 업계에서는 이르면 VCT D램이 양산되는 2027년부터 D램 양산에 핀펫 기술이 적용될 것으로 예상하고 있다.

삼성전자와 SK하이닉스 등 메모리 반도체 기업의 로드맵에 따르면 10nm 미만 D램에서 페리페럴·코어 외에도 메모리 셀 구조가 변경될 예정이다. 현재 가장 유력한 구조는 4F스퀘어다. 트랜지스터를 기존 수평 구조에서 수직으로 배치해 셀 면적을 줄이는 컨셉이다. 이를 통해 다이 면적을 30%가량 줄일 수 있는 것으로 알려져 있다. 삼성전자에선 VCT, SK하이닉스에선 버티컬 게이트(VG)라는 이름으로 연구 중이다.

페리페럴·코어와 메모리 셀을 연결하기 위한 하이브리드 본딩 기술도 적용된다. 2단 적층인 만큼 웨이퍼에 웨이퍼를 적층하는 형태의 웨이퍼 투 웨이퍼(W2W) 공정이 채택될 전망이다.

한편 경쟁사인 SK하이닉스도 핀펫 공정 도입을 준비 중인 것으로 보인다. 이를 위해 SK하이닉스는 지난 7월 핀펫 공정 관련 경력직 채용 공고를 올리기도 했다. 당시 SK하이닉스는 핀펫 소자 개발, 핀펫 디바이스 개발부터 노광, 식각, 증착, 세정 등 공정 관련 경력직 채용을 진행했다.

메모리 업계 관계자는 "(SK하이닉스의 핀펫 경력직 채용 공고가) 당시 삼성 엔지니어들에게 화제가 됐었다"며 "채용 공고를 살펴보면 SK하이닉스가 핀펫 공정 개발을 준비 중이라는 것을 알 수 있다"고 말했다. 이어 "D램에 핀펫 구조가 적용되면 메모리 3사 중 파운드리 기술을 내재화한 삼성전자가 기술 리더십을 가져갈 수 있을 것"이라고 부연했다.